dianziyuanqijianyuxinxijishu电子元器件与信息技术38|基于40nm工艺的高效时钟树优化设计史冬霞，王淑芬，骆思成中国电子科技集团公司第五十八研究所，江苏无锡，214035摘要：随着集成电路工艺进入先进节点，芯片集成规模越来越大，工作频率越来越高，给IC设计带来了巨大的挑战。本文采用寄存器分时钟域划分，替换工具自动寄存器规划的方法，发现在时钟长度和时钟偏斜等方面都有较大的提升，时钟长度减少了46%，时钟偏斜减少了47%，并有效减少了保持时间的违规，能够满足项目的时序要求。而且与工具自动寄存器规划的方法相比，采用分时钟域寄存器划分，有效解决了绕线拥塞问题，short数量从85减少到5，同时芯片的功耗也降低了20%，有效提高了芯片的性能。关键词：时钟长度；时钟树综合；时序约束；布局布线；功耗中图分类号:TN402文献标志码:ADOI:10.19772/j.cnki.2096-4455.2023.1.0090引言随着集成电路工艺尺寸的不断缩小，单芯片上集成电路（ASIC）的规模越来越大，已经进入千万门级的量级。IC设计面临越来越多的困难和挑战[1]。其中时钟树质量的好坏又是数字芯片可以跑多高频率的关键。设计出高性能的时钟网络，是数字后端设计的关键[2]。本文基于40nm工艺，设计了一个高频数字模块，包含12个250M的时钟，1个260M的时钟。使用Cadence公司布局布线工具，以CCOPT为基础进行物理设计，通过对寄存器进行分时钟域放置，约束寄存器的物理范围，实现了更为合理高效的时钟树，不仅满足了设计需求，降低了功耗，而且解决了绕线拥塞问题，使得芯片的时序、功耗等方面达到更好的设计结果。1时钟树设计方法1.1时钟延时（clocklatency）时钟延时是指时钟信号从时钟源到达寄存器或者锁存器时钟端口的时间。比较大的时钟延时会导致功耗增大，而且较长的时钟路径受ocv（onchipvariation）的影响会较大，因此一般希望时钟延时尽量短。1.2时钟偏斜（clockskew）从数字芯片设计的角度，芯片中的理想时钟只存在于行为级，而在经过对时钟树的物理综合之后，时钟树转化为实际传输的时钟，因此有了一定的传输延时。伴随着工艺尺寸的不断缩小，芯片的规模在不断扩大，不同的时钟树网络肯定会存在一定程度的时钟偏斜。时钟信号偏斜是指同一时钟达到各个不同寄存器的时间差，即最大插入延时和最小插入延时之差[3]。电路时序的好坏取决于时钟的偏移，偏移越大，电路时序越难满足，因此，时钟偏移对芯片的性能和稳定性有重要的影响。本次设计中有15个时钟，较多的时钟使得设...
